Re: [PATCH v1 3/7] RISC-V: Add testcases for unsigned .SAT_ADD vector form 4

Tue, 18 Jun 2024 21:34:14 -0700 

lgtm








 ----------Reply to Message----------
 On Mon, Jun 17, 2024 22:34 PM pan2.li<pan2...@intel.com&gt; wrote:

  From: Pan Li <pan2...@intel.com&gt;

After the middle-end support the form 4 of unsigned SAT_ADD and
the RISC-V backend implement the .SAT_ADD for vector mode, add
more test case to cover the form 4.

Form 4:
&nbsp; #define 
DEF_VEC_SAT_U_ADD_FMT_4(T)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp; void 
__attribute__((noinline))&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp; vec_sat_u_add_##T##_fmt_4 (T *out, T *op_1, T *op_2, unsigned limit) \
&nbsp; 
{&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp; unsigned 
i;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp; for (i = 0; i < limit; 
i++)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
{&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T x = 
op_1[i];&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T y = 
op_2[i];&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T 
ret;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; out[i] = __builtin_add_overflow (x, 
y, &amp;ret) ? -1 : ret;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
}&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp; }

gcc/testsuite/ChangeLog:

* gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h: Add helper
macro for testing.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-13.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-14.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-15.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-16.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-13.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-14.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-15.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-16.c: New test.

Passed the rv64gcv regression tests.

Signed-off-by: Pan Li <pan2...@intel.com&gt;
---
&nbsp;.../riscv/rvv/autovec/binop/vec_sat_arith.h&nbsp;&nbsp; | 17 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-13.c&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; | 
19 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-14.c&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; | 
20 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-15.c&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; | 
20 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-16.c&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; | 
20 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-run-13.c&nbsp; | 75 
+++++++++++++++++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-run-14.c&nbsp; | 75 
+++++++++++++++++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-run-15.c&nbsp; | 75 
+++++++++++++++++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_add-run-16.c&nbsp; | 75 
+++++++++++++++++++
&nbsp;9 files changed, 396 insertions(+)
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-13.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-14.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-15.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-16.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-13.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-14.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-15.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-16.c

diff --git a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h
index 76f393fffbd..e00769e35b6 100644
--- a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h
@@ -47,6 +47,20 @@ vec_sat_u_add_##T##_fmt_3 (T *out, T *op_1, T *op_2, 
unsigned limit) \
&nbsp;&nbsp;&nbsp;&nbsp; 
}&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;}
&nbsp;
+#define 
DEF_VEC_SAT_U_ADD_FMT_4(T)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+void 
__attribute__((noinline))&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+vec_sat_u_add_##T##_fmt_4 (T *out, T *op_1, T *op_2, unsigned limit) \
+{&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp; unsigned 
i;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp; for (i = 0; i < limit; 
i++)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp;&nbsp;&nbsp; 
{&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T x = 
op_1[i];&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T y = 
op_2[i];&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T 
ret;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; out[i] = __builtin_add_overflow (x, y, 
&amp;ret) ? -1 : ret;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
+&nbsp;&nbsp;&nbsp; 
}&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+}
+
&nbsp;#define RUN_VEC_SAT_U_ADD_FMT_1(T, out, op_1, op_2, N) \
&nbsp;&nbsp; vec_sat_u_add_##T##_fmt_1(out, op_1, op_2, N)
&nbsp;
@@ -56,6 +70,9 @@ vec_sat_u_add_##T##_fmt_3 (T *out, T *op_1, T *op_2, unsigned 
limit) \
&nbsp;#define RUN_VEC_SAT_U_ADD_FMT_3(T, out, op_1, op_2, N) \
&nbsp;&nbsp; vec_sat_u_add_##T##_fmt_3(out, op_1, op_2, N)
&nbsp;
+#define RUN_VEC_SAT_U_ADD_FMT_4(T, out, op_1, op_2, N) \
+&nbsp; vec_sat_u_add_##T##_fmt_4(out, op_1, op_2, N)
+
&nbsp;/******************************************************************************/
&nbsp;/* Saturation Sub (Unsigned and 
Signed)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 */
&nbsp;/******************************************************************************/
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-13.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-13.c
new file mode 100644
index 00000000000..09fdb729507
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-13.c
@@ -0,0 +1,19 @@
+/* { dg-do compile } */
+/* { dg-options "-march=rv64gcv -mabi=lp64d -O3 -ftree-vectorize 
-fdump-rtl-expand-details -fno-schedule-insns -fno-schedule-insns2" } */
+/* { dg-skip-if "" { *-*-* } { "-flto" } } */
+/* { dg-final { check-function-bodies "**" "" } } */
+
+#include "vec_sat_arith.h"
+
+/*
+** vec_sat_u_add_uint8_t_fmt_4:
+** ...
+** vsetvli\s+[atx][0-9]+,\s*[atx][0-9]+,\s*e8,\s*m1,\s*ta,\s*ma
+** vle8\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vle8\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vsaddu\.vv\s+v[0-9]+,\s*v[0-9]+,\s*v[0-9]+
+** ...
+*/
+DEF_VEC_SAT_U_ADD_FMT_4(uint8_t)
+
+/* { dg-final { scan-rtl-dump-times ".SAT_ADD " 2 "expand" } } */
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-14.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-14.c
new file mode 100644
index 00000000000..b1171cc4de0
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-14.c
@@ -0,0 +1,20 @@
+/* { dg-do compile } */
+/* { dg-options "-march=rv64gcv -mabi=lp64d -O3 -ftree-vectorize 
-fdump-rtl-expand-details -fno-schedule-insns -fno-schedule-insns2" } */
+/* { dg-skip-if "" { *-*-* } { "-flto" } } */
+/* { dg-final { check-function-bodies "**" "" } } */
+
+#include "vec_sat_arith.h"
+
+/*
+** vec_sat_u_add_uint16_t_fmt_4:
+** ...
+** vsetvli\s+[atx][0-9]+,\s*[atx][0-9]+,\s*e16,\s*m1,\s*ta,\s*ma
+** ...
+** vle16\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vle16\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vsaddu\.vv\s+v[0-9]+,\s*v[0-9]+,\s*v[0-9]+
+** ...
+*/
+DEF_VEC_SAT_U_ADD_FMT_4(uint16_t)
+
+/* { dg-final { scan-rtl-dump-times ".SAT_ADD " 2 "expand" } } */
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-15.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-15.c
new file mode 100644
index 00000000000..130eb7840ff
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-15.c
@@ -0,0 +1,20 @@
+/* { dg-do compile } */
+/* { dg-options "-march=rv64gcv -mabi=lp64d -O3 -ftree-vectorize 
-fdump-rtl-expand-details -fno-schedule-insns -fno-schedule-insns2" } */
+/* { dg-skip-if "" { *-*-* } { "-flto" } } */
+/* { dg-final { check-function-bodies "**" "" } } */
+
+#include "vec_sat_arith.h"
+
+/*
+** vec_sat_u_add_uint32_t_fmt_4:
+** ...
+** vsetvli\s+[atx][0-9]+,\s*[atx][0-9]+,\s*e32,\s*m1,\s*ta,\s*ma
+** ...
+** vle32\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vle32\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vsaddu\.vv\s+v[0-9]+,\s*v[0-9]+,\s*v[0-9]+
+** ...
+*/
+DEF_VEC_SAT_U_ADD_FMT_4(uint32_t)
+
+/* { dg-final { scan-rtl-dump-times ".SAT_ADD " 2 "expand" } } */
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-16.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-16.c
new file mode 100644
index 00000000000..37aefa05a50
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-16.c
@@ -0,0 +1,20 @@
+/* { dg-do compile } */
+/* { dg-options "-march=rv64gcv -mabi=lp64d -O3 -ftree-vectorize 
-fdump-rtl-expand-details -fno-schedule-insns -fno-schedule-insns2" } */
+/* { dg-skip-if "" { *-*-* } { "-flto" } } */
+/* { dg-final { check-function-bodies "**" "" } } */
+
+#include "vec_sat_arith.h"
+
+/*
+** vec_sat_u_add_uint64_t_fmt_4:
+** ...
+** vsetvli\s+[atx][0-9]+,\s*[atx][0-9]+,\s*e64,\s*m1,\s*ta,\s*ma
+** ...
+** vle64\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vle64\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vsaddu\.vv\s+v[0-9]+,\s*v[0-9]+,\s*v[0-9]+
+** ...
+*/
+DEF_VEC_SAT_U_ADD_FMT_4(uint64_t)
+
+/* { dg-final { scan-rtl-dump-times ".SAT_ADD " 2 "expand" } } */
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-13.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-13.c
new file mode 100644
index 00000000000..fd7e1af45c9
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-13.c
@@ -0,0 +1,75 @@
+/* { dg-do run { target { riscv_v } } } */
+/* { dg-additional-options "-std=c99" } */
+
+#include "vec_sat_arith.h"
+
+#define 
T&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 uint8_t
+#define 
N&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 16
+#define RUN_VEC_SAT_BINARY RUN_VEC_SAT_U_ADD_FMT_4
+
+DEF_VEC_SAT_U_ADD_FMT_4(T)
+
+T test_data[][3][N] = {
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_0 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_1 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* expect */
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+0,&nbsp;&nbsp; 0,&nbsp;&nbsp; 1,&nbsp;&nbsp; 0,
+1,&nbsp;&nbsp; 2,&nbsp;&nbsp; 3,&nbsp;&nbsp; 0,
+1,&nbsp;&nbsp; 2,&nbsp;&nbsp; 3,&nbsp;&nbsp; 4,
+5, 254, 255,&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+0,&nbsp;&nbsp; 1,&nbsp;&nbsp; 1, 254,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 254, 254, 254, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255,&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+0,&nbsp;&nbsp; 1,&nbsp;&nbsp; 2, 254,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255,&nbsp; 18,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+};
+
+#include "vec_sat_binary.h"
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-14.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-14.c
new file mode 100644
index 00000000000..8896dad831b
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-14.c
@@ -0,0 +1,75 @@
+/* { dg-do run { target { riscv_v } } } */
+/* { dg-additional-options "-std=c99" } */
+
+#include "vec_sat_arith.h"
+
+#define 
T&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 uint16_t
+#define 
N&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 16
+#define RUN_VEC_SAT_BINARY RUN_VEC_SAT_U_ADD_FMT_4
+
+DEF_VEC_SAT_U_ADD_FMT_4(T)
+
+T test_data[][3][N] = {
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_0 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_1 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* expect */
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 
1,&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp; 2,&nbsp;&nbsp;&nbsp;&nbsp; 
3,&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp; 2,&nbsp;&nbsp;&nbsp;&nbsp; 
3,&nbsp;&nbsp;&nbsp;&nbsp; 4,
+&nbsp; 5, 65534, 65535,&nbsp;&nbsp;&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp; 1, 65534,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65534, 65534, 65534, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535,&nbsp;&nbsp;&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp; 2, 65534,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535,&nbsp;&nbsp;&nbsp; 18,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+};
+
+#include "vec_sat_binary.h"
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-15.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-15.c
new file mode 100644
index 00000000000..1e40fffc658
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-15.c
@@ -0,0 +1,75 @@
+/* { dg-do run { target { riscv_v } } } */
+/* { dg-additional-options "-std=c99" } */
+
+#include "vec_sat_arith.h"
+
+#define 
T&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 uint32_t
+#define 
N&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 16
+#define RUN_VEC_SAT_BINARY RUN_VEC_SAT_U_ADD_FMT_4
+
+DEF_VEC_SAT_U_ADD_FMT_4(T)
+
+T test_data[][3][N] = {
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_0 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_1 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* expect */
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
2,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
3,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
2,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
3,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 5, 4294967294, 
4294967295,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1, 4294967294,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967294, 4294967294, 4294967294, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 
4294967295,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 2, 4294967294,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 
4294967295,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+};
+
+#include "vec_sat_binary.h"
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-16.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-16.c
new file mode 100644
index 00000000000..3b39fa318f8
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_add-run-16.c
@@ -0,0 +1,75 @@
+/* { dg-do run { target { riscv_v } } } */
+/* { dg-additional-options "-std=c99" } */
+
+#include "vec_sat_arith.h"
+
+#define 
T&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 uint64_t
+#define 
N&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 16
+#define RUN_VEC_SAT_BINARY RUN_VEC_SAT_U_ADD_FMT_4
+
+DEF_VEC_SAT_U_ADD_FMT_4(T)
+
+T test_data[][3][N] = {
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_0 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_1 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* expect */
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 
1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 0,
+&nbsp; 
1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 
2,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 
3,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 0,
+&nbsp; 
1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 
2,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 
3,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 4,
+&nbsp; 5, 18446744073709551614u, 
18446744073709551615u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 
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1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 1, 18446744073709551614u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551614u, 18446744073709551614u, 
18446744073709551614u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 9,
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+&nbsp;&nbsp;&nbsp; {
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0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 
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 18,
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+#include "vec_sat_binary.h"
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