Re: [PATCH v1 8/8] RISC-V: Add testcases for unsigned .SAT_SUB vector form 10

Wed, 19 Jun 2024 06:22:47 -0700 

lgtm








 ----------Reply to Message----------
 On Wed, Jun 19, 2024 21:17 PM pan2.li<pan2...@intel.com&gt; wrote:

  From: Pan Li <pan2...@intel.com&gt;

After the middle-end support the form 10 of unsigned SAT_SUB and
the RISC-V backend implement the .SAT_SUB for vector mode,&nbsp; thus
add more test case to cover that.

Form 10:
&nbsp; #define 
DEF_VEC_SAT_U_SUB_FMT_10(T)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp; void 
__attribute__((noinline))&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp; vec_sat_u_sub_##T##_fmt_10 (T *out, T *op_1, T *op_2, unsigned limit) \
&nbsp; 
{&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp; unsigned 
i;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp; for (i = 0; i < limit; 
i++)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
{&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T x = 
op_1[i];&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T y = 
op_2[i];&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T 
ret;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; bool overflow = 
__builtin_sub_overflow (x, y, 
&amp;ret);&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; out[i] = !overflow ? ret : 
0;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
}&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp; }

Passed the rv64gcv regression test.

gcc/testsuite/ChangeLog:

* gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h: Add test macro.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-37.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-38.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-39.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-40.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-37.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-38.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-39.c: New test.
* gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-40.c: New test.

Signed-off-by: Pan Li <pan2...@intel.com&gt;
---
&nbsp;.../riscv/rvv/autovec/binop/vec_sat_arith.h&nbsp;&nbsp; | 18 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_sub-37.c&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; | 
19 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_sub-38.c&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; | 
20 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_sub-39.c&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; | 
20 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_sub-40.c&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; | 
20 +++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_sub-run-37.c&nbsp; | 75 
+++++++++++++++++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_sub-run-38.c&nbsp; | 75 
+++++++++++++++++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_sub-run-39.c&nbsp; | 75 
+++++++++++++++++++
&nbsp;.../rvv/autovec/binop/vec_sat_u_sub-run-40.c&nbsp; | 75 
+++++++++++++++++++
&nbsp;9 files changed, 397 insertions(+)
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-37.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-38.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-39.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-40.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-37.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-38.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-39.c
&nbsp;create mode 100644 
gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-40.c

diff --git a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h
index e231d1e66aa..d5c81fbe5a9 100644
--- a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_arith.h
@@ -265,6 +265,21 @@ vec_sat_u_sub_##T##_fmt_9 (T *out, T *op_1, T *op_2, 
unsigned limit) \
&nbsp;&nbsp;&nbsp;&nbsp; 
}&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
&nbsp;}
&nbsp;
+#define 
DEF_VEC_SAT_U_SUB_FMT_10(T)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+void 
__attribute__((noinline))&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+vec_sat_u_sub_##T##_fmt_10 (T *out, T *op_1, T *op_2, unsigned limit) \
+{&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp; unsigned 
i;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp; for (i = 0; i < limit; 
i++)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp;&nbsp;&nbsp; 
{&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T x = 
op_1[i];&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T y = 
op_2[i];&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; T 
ret;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; bool overflow = __builtin_sub_overflow (x, y, 
&amp;ret);&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; \
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; out[i] = !overflow ? ret : 
0;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+&nbsp;&nbsp;&nbsp; 
}&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 \
+}
+
&nbsp;#define RUN_VEC_SAT_U_SUB_FMT_1(T, out, op_1, op_2, N) \
&nbsp;&nbsp; vec_sat_u_sub_##T##_fmt_1(out, op_1, op_2, N)
&nbsp;
@@ -292,4 +307,7 @@ vec_sat_u_sub_##T##_fmt_9 (T *out, T *op_1, T *op_2, 
unsigned limit) \
&nbsp;#define RUN_VEC_SAT_U_SUB_FMT_9(T, out, op_1, op_2, N) \
&nbsp;&nbsp; vec_sat_u_sub_##T##_fmt_9(out, op_1, op_2, N)
&nbsp;
+#define RUN_VEC_SAT_U_SUB_FMT_10(T, out, op_1, op_2, N) \
+&nbsp; vec_sat_u_sub_##T##_fmt_10(out, op_1, op_2, N)
+
&nbsp;#endif
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-37.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-37.c
new file mode 100644
index 00000000000..d58da2abd76
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-37.c
@@ -0,0 +1,19 @@
+/* { dg-do compile } */
+/* { dg-options "-march=rv64gcv -mabi=lp64d -O3 -ftree-vectorize 
-fdump-rtl-expand-details -fno-schedule-insns -fno-schedule-insns2" } */
+/* { dg-skip-if "" { *-*-* } { "-flto" } } */
+/* { dg-final { check-function-bodies "**" "" } } */
+
+#include "vec_sat_arith.h"
+
+/*
+** vec_sat_u_sub_uint8_t_fmt_10:
+** ...
+** vsetvli\s+[atx][0-9]+,\s*[atx][0-9]+,\s*e8,\s*m1,\s*ta,\s*ma
+** vle8\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vle8\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vssubu\.vv\s+v[0-9]+,\s*v[0-9]+,\s*v[0-9]+
+** ...
+*/
+DEF_VEC_SAT_U_SUB_FMT_10(uint8_t)
+
+/* { dg-final { scan-rtl-dump-times ".SAT_SUB " 2 "expand" } } */
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-38.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-38.c
new file mode 100644
index 00000000000..a8ec4f6548c
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-38.c
@@ -0,0 +1,20 @@
+/* { dg-do compile } */
+/* { dg-options "-march=rv64gcv -mabi=lp64d -O3 -ftree-vectorize 
-fdump-rtl-expand-details -fno-schedule-insns -fno-schedule-insns2" } */
+/* { dg-skip-if "" { *-*-* } { "-flto" } } */
+/* { dg-final { check-function-bodies "**" "" } } */
+
+#include "vec_sat_arith.h"
+
+/*
+** vec_sat_u_sub_uint16_t_fmt_10:
+** ...
+** vsetvli\s+[atx][0-9]+,\s*[atx][0-9]+,\s*e16,\s*m1,\s*ta,\s*ma
+** ...
+** vle16\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vle16\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vssubu\.vv\s+v[0-9]+,\s*v[0-9]+,\s*v[0-9]+
+** ...
+*/
+DEF_VEC_SAT_U_SUB_FMT_10(uint16_t)
+
+/* { dg-final { scan-rtl-dump-times ".SAT_SUB " 2 "expand" } } */
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-39.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-39.c
new file mode 100644
index 00000000000..0bb1b46e319
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-39.c
@@ -0,0 +1,20 @@
+/* { dg-do compile } */
+/* { dg-options "-march=rv64gcv -mabi=lp64d -O3 -ftree-vectorize 
-fdump-rtl-expand-details -fno-schedule-insns -fno-schedule-insns2" } */
+/* { dg-skip-if "" { *-*-* } { "-flto" } } */
+/* { dg-final { check-function-bodies "**" "" } } */
+
+#include "vec_sat_arith.h"
+
+/*
+** vec_sat_u_sub_uint32_t_fmt_10:
+** ...
+** vsetvli\s+[atx][0-9]+,\s*[atx][0-9]+,\s*e32,\s*m1,\s*ta,\s*ma
+** ...
+** vle32\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vle32\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vssubu\.vv\s+v[0-9]+,\s*v[0-9]+,\s*v[0-9]+
+** ...
+*/
+DEF_VEC_SAT_U_SUB_FMT_10(uint32_t)
+
+/* { dg-final { scan-rtl-dump-times ".SAT_SUB " 2 "expand" } } */
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-40.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-40.c
new file mode 100644
index 00000000000..d75c101a6be
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-40.c
@@ -0,0 +1,20 @@
+/* { dg-do compile } */
+/* { dg-options "-march=rv64gcv -mabi=lp64d -O3 -ftree-vectorize 
-fdump-rtl-expand-details -fno-schedule-insns -fno-schedule-insns2" } */
+/* { dg-skip-if "" { *-*-* } { "-flto" } } */
+/* { dg-final { check-function-bodies "**" "" } } */
+
+#include "vec_sat_arith.h"
+
+/*
+** vec_sat_u_sub_uint64_t_fmt_10:
+** ...
+** vsetvli\s+[atx][0-9]+,\s*[atx][0-9]+,\s*e64,\s*m1,\s*ta,\s*ma
+** ...
+** vle64\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vle64\.v\s+v[0-9]+,\s*0\([atx][0-9]+\)
+** vssubu\.vv\s+v[0-9]+,\s*v[0-9]+,\s*v[0-9]+
+** ...
+*/
+DEF_VEC_SAT_U_SUB_FMT_10(uint64_t)
+
+/* { dg-final { scan-rtl-dump-times ".SAT_SUB " 2 "expand" } } */
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-37.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-37.c
new file mode 100644
index 00000000000..ba5642aa204
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-37.c
@@ -0,0 +1,75 @@
+/* { dg-do run { target { riscv_v } } } */
+/* { dg-additional-options "-std=c99" } */
+
+#include "vec_sat_arith.h"
+
+#define 
T&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 uint8_t
+#define 
N&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 16
+#define RUN_VEC_SAT_BINARY RUN_VEC_SAT_U_SUB_FMT_10
+
+DEF_VEC_SAT_U_SUB_FMT_10(T)
+
+T test_data[][3][N] = {
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_0 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 1, 2, 3,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 1, 2, 3,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 1, 2, 3,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 1, 2, 3,
+&nbsp;&nbsp;&nbsp; }, /* arg_1 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* expect */
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+0, 255, 255, 255,
+0, 255, 255, 255,
+0, 255, 255, 255,
+0, 255, 255, 255,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+1, 255, 254, 251,
+1, 255, 254, 251,
+1, 255, 254, 251,
+1, 255, 254, 251,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+0,&nbsp;&nbsp; 0,&nbsp;&nbsp; 1,&nbsp;&nbsp; 4,
+0,&nbsp;&nbsp; 0,&nbsp;&nbsp; 1,&nbsp;&nbsp; 4,
+0,&nbsp;&nbsp; 0,&nbsp;&nbsp; 1,&nbsp;&nbsp; 4,
+0,&nbsp;&nbsp; 0,&nbsp;&nbsp; 1,&nbsp;&nbsp; 4,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+0,&nbsp;&nbsp; 0,&nbsp;&nbsp; 1,&nbsp;&nbsp; 0,
+1,&nbsp;&nbsp; 2,&nbsp;&nbsp; 3,&nbsp;&nbsp; 0,
+1,&nbsp;&nbsp; 2,&nbsp;&nbsp; 3, 255,
+5, 254, 255,&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+0,&nbsp;&nbsp; 1,&nbsp;&nbsp; 0, 254,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 254, 254, 254, 255,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255,&nbsp;&nbsp; 0, 252,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 255, 255, 255,&nbsp;&nbsp; 1,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+0,&nbsp;&nbsp; 0,&nbsp;&nbsp; 1,&nbsp;&nbsp; 0,
+0,&nbsp;&nbsp; 0,&nbsp;&nbsp; 0,&nbsp;&nbsp; 0,
+0,&nbsp;&nbsp; 0,&nbsp;&nbsp; 3,&nbsp;&nbsp; 3,
+0,&nbsp;&nbsp; 0,&nbsp;&nbsp; 0,&nbsp;&nbsp; 8,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+};
+
+#include "vec_sat_binary.h"
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-38.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-38.c
new file mode 100644
index 00000000000..bdb1ca3bbb0
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-38.c
@@ -0,0 +1,75 @@
+/* { dg-do run { target { riscv_v } } } */
+/* { dg-additional-options "-std=c99" } */
+
+#include "vec_sat_arith.h"
+
+#define 
T&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 uint16_t
+#define 
N&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 16
+#define RUN_VEC_SAT_BINARY RUN_VEC_SAT_U_SUB_FMT_10
+
+DEF_VEC_SAT_U_SUB_FMT_10(T)
+
+T test_data[][3][N] = {
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_0 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_1 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* expect */
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535, 65535, 65535,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 55535, 45535, 35535, 25535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 55535, 45535, 35535, 25535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 55535, 45535, 35535, 25535,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 55535, 45535, 35535, 25535,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 10000, 20000, 30000, 40000,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 10000, 20000, 30000, 40000,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 10000, 20000, 30000, 40000,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 10000, 20000, 30000, 40000,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 
1,&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp; 2,&nbsp;&nbsp;&nbsp;&nbsp; 
3,&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp; 1, 65535,&nbsp;&nbsp;&nbsp;&nbsp; 3, 65535,
+&nbsp; 5, 65534, 65535,&nbsp;&nbsp;&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp; 1, 65534,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65534, 65534,&nbsp;&nbsp;&nbsp;&nbsp; 1, 65535,
+&nbsp; 0, 65535, 65535,&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 65535, 65535,&nbsp;&nbsp;&nbsp;&nbsp; 
1,&nbsp;&nbsp;&nbsp;&nbsp; 2,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 
2,&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp; 1,&nbsp;&nbsp;&nbsp;&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 0, 65535,
+&nbsp; 0,&nbsp;&nbsp;&nbsp;&nbsp; 0, 65534,&nbsp;&nbsp;&nbsp;&nbsp; 7,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+};
+
+#include "vec_sat_binary.h"
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-39.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-39.c
new file mode 100644
index 00000000000..10ec04f2ad3
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-39.c
@@ -0,0 +1,75 @@
+/* { dg-do run { target { riscv_v } } } */
+/* { dg-additional-options "-std=c99" } */
+
+#include "vec_sat_arith.h"
+
+#define 
T&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 uint32_t
+#define 
N&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 16
+#define RUN_VEC_SAT_BINARY RUN_VEC_SAT_U_SUB_FMT_10
+
+DEF_VEC_SAT_U_SUB_FMT_10(T)
+
+T test_data[][3][N] = {
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 4, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 4, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 4, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 4, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_0 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 1, 2, 3,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 1, 2, 3,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 1, 2, 3,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 1, 2, 3,
+&nbsp;&nbsp;&nbsp; }, /* arg_1 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 2, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 2, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 2, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 0, 2, 0,
+&nbsp;&nbsp;&nbsp; }, /* expect */
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4294967295, 4294967295, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1294967295, 2294967295, 3294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1294967295, 2294967295, 3294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1294967295, 2294967295, 3294967295, 4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1294967295, 2294967295, 3294967295, 4294967295,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 3000000000, 2000000000, 
1000000000,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 3000000000, 2000000000, 
1000000000,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 3000000000, 2000000000, 
1000000000,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 3000000000, 2000000000, 
1000000000,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
9,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1, 
4294967295,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
3,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
2,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
3,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 4,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 5, 4294967294, 4294967295, 4294967295,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1, 4294967294,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 2, 4294967294, 
4294967295,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1, 4294967295, 
4294967295,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 1, 4294967295, 
4294967290,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 9,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
8,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 
4294967293,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 3,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
4,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 
0,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 5, 4294967286,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+};
+
+#include "vec_sat_binary.h"
diff --git 
a/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-40.c 
b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-40.c
new file mode 100644
index 00000000000..f6a1277225a
--- /dev/null
+++ b/gcc/testsuite/gcc.target/riscv/rvv/autovec/binop/vec_sat_u_sub-run-40.c
@@ -0,0 +1,75 @@
+/* { dg-do run { target { riscv_v } } } */
+/* { dg-additional-options "-std=c99" } */
+
+#include "vec_sat_arith.h"
+
+#define 
T&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 uint64_t
+#define 
N&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 16
+#define RUN_VEC_SAT_BINARY RUN_VEC_SAT_U_SUB_FMT_10
+
+DEF_VEC_SAT_U_SUB_FMT_10(T)
+
+T test_data[][3][N] = {
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 9, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 9, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 9, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 9, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* arg_0 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 2, 3, 1,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 2, 3, 1,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 2, 3, 1,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 2, 3, 1,
+&nbsp;&nbsp;&nbsp; }, /* arg_1 */
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 7, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 7, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 7, 0, 0,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 0, 7, 0, 0,
+&nbsp;&nbsp;&nbsp; }, /* expect */
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 10446744073709551615u, 11446744073709551615u, 
12446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 10446744073709551615u, 11446744073709551615u, 
12446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 10446744073709551615u, 11446744073709551615u, 
12446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 10446744073709551615u, 11446744073709551615u, 
12446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp; },
+&nbsp;&nbsp;&nbsp; {
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 8000000000000000000u,&nbsp; 
7000000000000000000u,&nbsp; 
6000000000000000000u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 0u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 8000000000000000000u,&nbsp; 
7000000000000000000u,&nbsp; 
6000000000000000000u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 0u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 8000000000000000000u,&nbsp; 
7000000000000000000u,&nbsp; 
6000000000000000000u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 0u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 8000000000000000000u,&nbsp; 
7000000000000000000u,&nbsp; 
6000000000000000000u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 0u,
+&nbsp;&nbsp;&nbsp; },
+&nbsp; },
+&nbsp; {
+&nbsp;&nbsp;&nbsp; {
+&nbsp; 0, 
18446744073709551615u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 
1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 0,
+&nbsp; 1, 
18446744073709551615u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 
3,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 0,
+&nbsp; 1, 
18446744073709551614u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 
3,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 4,
+&nbsp; 5, 18446744073709551614u, 
18446744073709551615u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 9,
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1,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 1, 18446744073709551614u,
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18446744073709551614u, 18446744073709551615u,
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18446744073709551615u, 18446744073709551615u,
+&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; 18446744073709551615u, 18446744073709551615u, 
18446744073709551615u,&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;
 1,
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 8,
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+};
+
+#include "vec_sat_binary.h"
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